本文为TI应用报告SBVA042 Pros and Cons of Using a Feedforward Capacitor with a Low-Dropout Regulator 的笔记。该报告仅针对LDO而编写的，但我觉得基本也适用于DCDC。

这篇报告放在我电脑里已经有一年多了，最近画PCB，看到几乎每个电源数据手册的典型电路，都会预留前馈电容Cff，所以特别拿出这篇报告学习了一遍，很有收获。因为Cff在通过分压电阻设置输出电压的电源应用里很常见，参见图1和图2；所以做一篇笔记整理下来，加深理解。

图1 TI一款LDO的典型电路里预留了前馈电容Cff

图2 TI一款DCDC也预留了前馈电容Cff

前馈电容Cff的作用

表1 前馈电容的作用

提高稳定性

从下面图2中可看到，由于前馈电容Cff，LDO的环路增益中被引入了一对零极点，ZFF和PFF。PFF的频率是ZFF的R1/R2倍。从图2中可直观理解CFF可以提高稳定性的原因，因为ZFF出现在AOL*β=0dB之前，PFF出现在AOL*β=0dB之后，ZFF提高了相位裕量，因此提高了稳定性。

我们可能会有疑问，CFF的取值是否有范围。我觉得是有的，而且涉及多方面的考虑因素；有些规格书会推荐一个范围，因为这种电源靠CFF才能稳定。但如果只是从稳定性方面考虑，那么CFF越大越好，因为这样ZFF频率会很低，可以最大程度的提高环路增益为零时的相位裕量。

当然，这里有个前提，即R1与R2的比值要很高才行，也就是高输出电压，因为这时候ZFF和PFF的频率距离很远。在R1与R1的比值很低、低输出电压时，由于ZFF和PFF很近，它对于改善稳定性来说几乎是无效的，因为零极点带来的相移互相抵消了。关于分压电阻取值考虑可参见TI的文档zhct165，一般按照规格书建议取值范围即可。

这只是从稳定性方面考虑，CFF越大越好。还有其他方面的考虑，后面会提到它带来的副作用，可看到，它不能太大。

图2 LDO环路增益伯德图

改善噪声与PSRR

CFF对于噪声的改善参见图3和图4。可以看到，它对于低频和中频段的噪声改善非常明显。CFF越大，对低频段的噪声改善非常显著。从图5中可直观看到CFF取值与输出噪声的关系：我们哪怕取一个很小的CFF，也可以有效降低噪声。

图3 不同CFF电压噪声密度曲线对比

图4 不同CFF的输出噪声有效值对比

图5 将图4表格数据作图以展示CFF取值对于输出噪声的改善关系，横轴为对数轴以扩大视野

那么，CFF为什么可以改善噪声呢？从下图5可以得到一些启发，因为CFF限制了比如电阻热噪声和基准源噪声的带宽，进而减小了总输出噪声。

图6 CFF改善输出噪声可以用同相放大器来理解

不同CFF取值对于PSRR的改善参见图7，可以看到它对于低频和中频段的PSRR改善明显，还可看到，并不是CFF越大越高，灰色曲线为CFF=10uF时，它在低频段虽然PSRR最大，但是中频段的PSRR反而要小于CFF=10nF的PSRR曲线。

CFF之所以能够改善PSRR的原因参见提高稳定性章节的波特图，因为增加CFF后，电源带宽增加了。PSRR对于RF和无线应用来说是一个很关键的指标。

图7 不同CFF的PSRR对比

改善负载瞬态响应

对比图8和图9，我们可以看到，即使Cff只有10nF，对瞬态响应的改善也是很明显的。原因可以从频域和时域分别理解，频域仍然是参见提高稳定性的波特图，CFF提高了带宽。从时域上看，CFF对交流分量短路，所以Vfb可以直接采样到输出电压的瞬变，没有电阻衰减，因此减小了输出纹波。

图8 没有前馈电容CFF，LDO负载瞬态响应，负载阶跃电流为2A，输出电压波动最大23mV峰值

图9 前馈电容CFF为10nF，LDO负载瞬态响应：负载阶跃电流为2A，输出电压波动最大18mV峰值

前馈电容的副作用

表1 前馈电容的副作用

上电缓启动问题

前馈电容过大会给上电启动带来两个问题，第一，大幅度增加启动时间，第二，Vout并没有建立到正常值以内，PG提前被拉高了（表示电源电压已建立到正常值范围，但实际并没有）。第一个问题一般影响不大，第二个可能在某些应用里无法接受。参见图1和图2。

图2中黄色迹线Vout建立时间比图1慢很多：一个是1.5ms，另一个是300ms！这是因为后者的CFF是前者的1000倍，导致上升时间过慢，因为要给前馈电容充电。

图1 TPS7A8300使用10nF前馈电容时的上电波形，注意：PG（蓝色迹线）在Vout（红色迹线）建立到正常值后变为高电平

图2 TPS7A8300使用10uF前馈电容时的上电波形，注意：PG（红色迹线）在Vout（黄色迹线）未建立到正常值就逐步变为高电平了，异常！

负载瞬态响应期间的PG异常

跟第一个问题一样，都是前馈电容VFF过大，导致了电源PG功能的异常。负载瞬态响应期间，输出过冲电压直接通过前馈电容到达了Vfb引脚，Vfb引脚也同时为PG功能的输入引脚，参见图3电源框图。如果VFB低于0.9Vref，那么PG会从高电平切换到低电平，这是一个错误信号，参见图4。

图3 从电源框图中可以看到FB引脚同时也是PG功能的输入引脚（这里的比较器正负输入似乎画反了，如果这样的话，VFB大于0.9Vref时，比较器输出高电平，Q2导通，PG被拉低。但VFB大于0.9Vref时，PG应该为高阻输出才对）

图4 TPS7A8300用10uF的前馈电容，3A负载瞬态响应，出现了VPG（蓝色迹线）异常变低的情况。这是因为Vout波动电压直接从前馈电容耦合到了VFB引脚，未经过电阻衰减，所以PG此时失效

关断电源时的Vfb电压

不管是通过使能引脚还是输入电源轨降低到使能电压以下，导致了电源关断，如果前馈电容过大，都可能导致FB结点电压（负电压）超出绝对额定最大值范围。这是因为电容太大，储能过多，那么放电时经过二极管的电流就越大，两端差压也就越大了。

参见图5和图6。如果非要使用那么大容值的CFF，可以在FB与GND之间增加肖特基二极管解决，但要注意肖特基二极管的漏电流可能会影响输出电压精度。

图5 电源关断时前馈电容的放电路径，红色线条表明了电容放电路径（经过内部ESD保护二极管）

图6 TPS7A8300使用10uF前馈电容时，关断电源时VFB电压甚至达到了-1V，已超出该引脚的绝对额定最大值

其实这块我没有很确定理解了，所以搭建了一个等效电路去仿真CFF大小对于VFB电压的影响，可以看到，CFF越大，那么VFB就越会越小，那么就越有可能超出绝对额定最大值范围。目的是分析CFF小的时候是否还会有这个问题，因为一般情况下我们不会让CFF过大。结论是CFF小的时候不会造成这个问题。参见图7和图8。

图7 等效电路仿真，Cff=10uF，VFB_min=-0.75V

图8 等效电路仿真，Cff=10nF，VFB_min=-0.15V

总结

前馈电容CFF过大，主要会带来三个问题，分别是，第一，会增加上电启动时间，以及输出电压未建立到正常值范围，PG引脚却提前被拉高了（高电平代表输出电压已进入了正常值范围）；第二，还是关于PG功能，负载瞬态响应期间，PG引脚电压会被异常拉低；第三，电源关断时，CFF放电通过芯片内部ESD保护二极管时，产生的电压可能会超过该引脚绝对额定最大值。TI那篇文档里并没有提到CFF过大引起的稳定性问题，可能会更稳定吧。

结论就是设计电源都可以加前馈电容，但不能太大，我觉得10nF是没有问题的。但如果R1过大，可以适当减小CFF。如果有条件，可以测试看效果。