随着人工智能（AI）和机器学习（ML）应用的工作负载需求快速增长，对更高带宽、更低延迟和高效功耗的要求也在不断提高。然而，具有铜连接的传统电气I/O由于传播损耗，在支持大型XPU架构集群方面存在限制，这导致带宽有限和高功耗。共封装光学（CPO）作为光电子收发器和各种硅DIE在单个封装中的先进异质集成技术，是一种解决带宽和功耗问题的新兴技术。文献中已介绍了CPO的现状和许多挑战，其中主要挑战之一是将光子集成电路（PIC）和电子集成电路（EIC）集成到封装解决方案中。支持高带宽存储器（HBM）、XPU、PIC和EIC等各种小芯片异质集成的先进封装技术已受到更多关注，因为它们不仅最小化了DIE到DIE（D2D）通道长度，而且光子到电域的转换在计算点附近完成。 报道的三星已有先进封装技术包括具有有机RDL interposer 和细线宽和间距（L/S）的I-CubeR，其支持多光罩（>4倍） interposer ；具有硅通孔（TSV）硅 interposer 的I-CubeS；具有嵌入式硅桥和有机RDL interposer 的I-CubeE；具有更细凸点间距的X-Cube；以及具有混合铜键合的无凸点X-Cube。图1展示了三星的2.5D I-CubeS、2.3D I-CubeE和3D X-Cube技术。尽管I-Cube-E技术提供了与I-Cube-S相当的信号完整性和电源完整性性能，但它在成本效率、可扩展性和生产率方面具有优势，同时满足亚微米L/S的高密度D2D互连。与I-CubeS类似，I-CubeE允许在 interposer 中嵌入集成硅电容器（ISC）以改善PDN。 图1 三星的先进封装解决方案：(a) I-CubeS、(b) I-CubeE、(c) 带微凸点的X-Cube、(d) 采用混合铜键合的无凸点X-Cube 可行的封装配置由光电子引擎布置（无论是单片设计还是分立PIC、EIC设计）以及PIC耦合类型（如光栅或边缘耦合器）决定。在带宽增加、延迟减少和功耗降低（pJ/bit）的推动下，EIC和PIC的堆叠正在成为光电子引擎的理想设计。另一方面，与PIC的热耦合、PIC上不必要的温度梯度以及热功耗（TDP）是这种堆叠配置带来的一些挑战。图2描绘了使用垂直耦合类型PIC且与I-Cube-E和I-CubeS设计兼容的CPO配置。 接下来将介绍上述CPO的信号完整性仿真。仿真范围仅包括基于UCIe的从XPU逻辑到EIC逻辑的D2D互连。在此配置中，XPU通过前侧RDL、硅桥、PIC interposer 中的TSV连接到EIC，并且XPU、TSV和EIC的凸点间距均假定为相同的50μm。 为了分析逻辑到逻辑接口，采用了UCIe规范中描述的仿真设置。在该仿真中，互连模型主要包括硅桥互连、前侧RDL中的过孔模型以及PIC interposer 中的TSV。硅桥中的互连被建模为具有8条微带线的W元件，通道长度为2mm。桥上方前侧RDL中高度为50μm的过孔和PIC interposer 中高度为100μm的TSV使用ANSYS HFSS进行3D电磁提取建模。 对于发射器侧，发射器的内部阻抗和输出焊盘电容分别设置为25Ω和0.25pF，发射源由伪随机位序列（PRBS）生成。对于接收器模型，焊盘电容假定为0.2pF，接收器设置为未端接。要分析的每个引脚的数据速率为24Gbps和32Gbps，IO电压设置为0.4V。 为了确定可行性，首先观察使用UCIe规范中定义的电压传输函数（VTF）的插入损耗和串扰。注意，VTF串扰定义为干扰源与受害源的比率的功率和。插入损耗从直流到-5dB采用线性掩码定义，串扰在奈奎斯特频率12GHz和16GHz（分别对应24Gbps和32Gbps）处采用-24dB的平坦掩码定义。如图3（a）和（b）所示的插入损耗和串扰，它们位于规范区域内，12GHz时损耗为-2.08dB，16GHz时损耗为-4.47dB，11.6GHz时串扰为-24.1dB。 接下来，图4（a）和（b）分别显示了24Gbps和32Gbps数据速率下的仿真眼图。确定可行性的眼图掩码定义为眼宽的65%单位间隔（UI）和参考电压处的±40mV眼高。注意，此定义的掩码假定发射器和接收器的均衡均已启用，并且包括信号之间的串扰。如图4（a）和（b）所示，24Gbps和32Gbps下测得的眼开度分别为0.734UI和0.662UI。结果表明，24Gbps和32Gbps下的眼图均可在无需均衡的情况下满足掩码要求。 图4 通道长度为2毫米、数据速率分别为(a)24 Gbps和(b)32 Gbps时的仿真眼图 此外，还观察了PIC interposer 中TSV高度的影响。图5说明了在保持其他条件（如2mm通道长度和I/O特性）不变的情况下，眼开度值随PIC interposer 中TSV高度的变化。结果表明，在32Gbps下，将TSV高度从100μm最小化到30μm可使信号完整性提高10%，从0.662UI提高到0.723UI。 图5 24 Gbps和32 Gbps速率下的眼图开窗随TSV的变化 最后，为了检查更高数据速率40Gbps下的可行性，研究了接收器中负载电容的影响，仿真眼开度如图6所示。如图6所示，40Gbps下测得的眼图为0.668UI，这表明将负载电容控制到0.1pF可使D2D接口在40Gbps下工作。 图6 32 Gbps和40 Gbps速率下的眼图开窗随负载电容的变化 上面介绍了基于三星I-CubeE或I-CubeS先进封装构建的创新CPO架构的D2D信号完整性。尽管I-CubeS和I-CubeE的信号完整性性能相当，但I-CubeE由于成本效率、可扩展性和生产率，可更有效地支持CPO。仿真表明，采用I-CubeE的CPO架构的D2D接口在2mm通道长度内无需均衡即可支持24Gbps和32Gbps。进一步研究表明，如果接收器I/O可设计为高达0.1pF的负载电容，则可支持高于32Gbps的数据速率40Gbps。
